Построение verilog-модели ber-тестера для проверки каналов связи телекоммуникационных систем

Министерство образования российской Федерации

Московский государственный институт электронного машиностроения

(Технический университет)

Кафедра телекоммуникационных систем (ТКС)

Дисциплина: Сети связи и системы коммутации

Спецификации (c вариант) на курсы проекта

ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ

Москва 2002

1. Цель работы

1.1. Ознакомление с методикой тестирования каналов связи телекоммуникационных систем с помощью BER-тестера (Bit-Error-Rate – интенсивность поступления ошибочных битов от объекта проверки; определение дано в международном стандарте ITU-T O. 153).

1.2. Разработка логической модели BER-тестера и анализ ее поведения в отсутствие и при наличии моделируемых ошибок в канале связи.

2. Основные сведения о BER-тестерах

2.1. Генераторы случайных бит последовательности

При тестировании каналов связи обычно применяются генераторы случайных битовых последовательностей. Пример схемы такого генератора представлена на рис. 2.1 [1]. Генератор выполнен на основе кольцевого сдвигового регистра RG с логический элемент исключающее ИЛИ (XOR) в цепи обратной связи. Если в начальном состоянии в регистре присутствует любой ненулевой код, то под действием часы CLK этот код будет непрерывно циркулировать в регистре и одновременно видоизменяться. В качестве выхода генератора можно также использовать выход любого разряда